ОПИСАНИЕ КОМБИНАЦИОННЫХ СХЕМ НА ЯЗЫКЕ VERILOG

получение начальных навыков описания простейших элементов цифровых устройств на языке verilog, и проведение исследований проверки правильного функционирования.

Традиционный метод проектирования интегральных схем является восходящий (bottom-up). Каждый проект выполняется в на уровне вентилей с использованием стандартные ячеек, однако с возрастающей сложностью современных проектов этот метод практически невозможный. Новый тип интегральных схем – сложные системы включают в себя сотни тысяч транзисторов. Эти традиционные bottom-up проекты должны уступают новым методам структурного или иерархического проектирования.

Наиболее предпочтительный способ создания проектов большинства разработчиков является стиль разработки сверху-вниз (top-down). Проект выполненный top-down способом позволяет проводить тестирование на ранних стадиях разработки, возможность простой коррекции, иерархическая структура дизайна.

Язык VERILOG предназначен для описания поведения цифровых устройств. Язык имеет модульную структуру, то есть при описании сложной функции она может быть разделена на более простые функции, которые в свою очередь оформляются в отдельные модули. Эти отдельные модули объединяются в одном модуле называемом «верхним» рисунок 1.

 

 

 

 

 

 

 

 

 

 

Существует три основных способа описания

Ссылка на основную публикацию
Adblock detector